Recognizing sequences X49909


Statement
 

pdf   zip   verilog

main.dvi
background image

Jutge.org

The Virtual Learning Environment for Computer Programming

Recognizing sequences

X49909 en

Design a sequential circuit with one binary input and one binary output. The output at time

is 1 when the input in the time interval

[

t

3, t

]

is 0101 or 0110.

The top module must be called sequence.

module

sequence(inout clk rst );

input

in clk rst ;

output

out;

Hint

The state machine can be implemented with 5 states.

Input

• in is the input of the state machine.

• clk is the clock signal.

• rst is the synchronous reset signal.

Output

• out is the output of the state machine.

Problem information

Author : Jordi Cortadella

Generation : 2013-07-17 16:32:35

© Jutge.org, 2006–2013.

http://www.jutge.org

Information
Author
Jordi Cortadella
Language
English
Official solutions
Unknown. This problem is being checked.
User solutions
Verilog